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基于FPGA中双锁相环IP核的重力仪干涉条纹和时间间隔测量方法

张博

张博. 基于FPGA中双锁相环IP核的重力仪干涉条纹和时间间隔测量方法[J]. 计量科学与技术,2022, 66(12): 61-66, 40 doi: 10.12338/j.issn.2096-9015.2021.0666
引用本文: 张博. 基于FPGA中双锁相环IP核的重力仪干涉条纹和时间间隔测量方法[J]. 计量科学与技术,2022, 66(12): 61-66, 40 doi: 10.12338/j.issn.2096-9015.2021.0666
ZHANG Bo. Interference Fringes and Time Interval Measurement Method for Gravimeter Based on Dual Phase-Locked Loop IP Core in FPGA[J]. Metrology Science and Technology, 2022, 66(12): 61-66, 40. doi: 10.12338/j.issn.2096-9015.2021.0666
Citation: ZHANG Bo. Interference Fringes and Time Interval Measurement Method for Gravimeter Based on Dual Phase-Locked Loop IP Core in FPGA[J]. Metrology Science and Technology, 2022, 66(12): 61-66, 40. doi: 10.12338/j.issn.2096-9015.2021.0666

基于FPGA中双锁相环IP核的重力仪干涉条纹和时间间隔测量方法

doi: 10.12338/j.issn.2096-9015.2021.0666
基金项目: 国家重点研发计划项目(2018YFF0212401)。
详细信息
    作者简介:

    张博(1982-),黑龙江省计量检定测试研究院高级工程师,研究方向:电测计量仪器的研制与开发、重力计量研究等,邮箱:zb2408757@163.com

Interference Fringes and Time Interval Measurement Method for Gravimeter Based on Dual Phase-Locked Loop IP Core in FPGA

  • 摘要: 介绍了FPGA在绝对重力仪中对落体下落时间和距离进行的测量原理及方法,阐述了以Altera公司Cyclone IV系列的EP4CE6E22C8N芯片为核心,构造的可编程片上系统以及倍频移相测时法的实现过程,该测时技术对重力仪中落体在一次大约200 m下落过程中的测量误差为±0.6 ns,测量标准不确定度为0.308 ns,分辨力可达到0.4 ns,提高了现有绝对重力仪的时间测量精度,通过仿真软件与实验数据验证了设计的正确性和有效性。
  • 图  1  时间量化比较原理图

    Figure  1.  Schematic diagram of time quantization comparison

    图  2  锁相环A输出频率与相位配置

    Figure  2.  PLL A output frequency and phase configuration

    图  4  8路数字移相脉冲输出框图

    Figure  4.  Block diagram of 8-channel digital phase shift pulse output

    图  3  锁相环B输出频率与相位配置

    Figure  3.  PLL B output frequency and phase configuration

    图  5  自由落体式绝对重力测量原理图

    Figure  5.  Schematic diagram of free-fall absolute gravity measurement

    图  6  时间间隔测量法原理图

    Figure  6.  Schematic diagram of time interval measurement method

    图  7  重力仪中FPGA时间测量电路原理图

    Figure  7.  Schematic diagram of FPGA time measurement circuit in gravimeter

    图  8  锁相环8路输出依次相差45°仿真波形

    Figure  8.  Phase locked loop 8-channel output with a 45° difference in sequence simulation waveform

    图  9  加法器依次转换计数仿真图

    Figure  9.  Simulation diagram of sequential conversion counting of adder

    图  10  信号源对装置测试的连接图

    Figure  10.  Connection diagram of signal source to device test

    表  1  FPGA输出数据验证表

    Table  1.   FPGA output data verification table

    第一组第二组第三组第四组第五组第六组第七组
    标准信号发生器产生的频率 800 kHz1 MHz1.6 MHz2.0 MHz4.0 MHz8.0 MHz10.0 MHz
    FPGA测量系统串口中得到的计数值245000019600001225000980000490000245000196000
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    表  2  计数器延时情况

    Table  2.   Counter delay /ns

    计数器1计数器2计数器3计数器4计数器5计数器6计数器7计数器8
    外部时钟延迟1.6701.7001.7001.7021.7081.7011.6721.671
    下载: 导出CSV
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出版历程
  • 收稿日期:  2021-12-07
  • 录用日期:  2022-01-12
  • 修回日期:  2022-01-09
  • 网络出版日期:  2023-01-14

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